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星载ATP图像处理平台关键技术研究

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星载ATP图像处理平台关键技术研究
论文目录
 
摘要第1-6页
abstract第6-16页
第1章 序论第16-22页
  1.1 课题研究背景与意义第16-18页
    1.1.1 课题研究背景第16-17页
    1.1.2 课题研究的意义第17-18页
  1.2 空间图像处理平台发展现状第18-20页
  1.3 本文组织结构第20-21页
  1.4 本章小结第21-22页
第2章 图像处理平台需求分析第22-32页
  2.1 图像处理平台工作概述第22-24页
  2.2 星载图像处理平台需求分析第24-30页
    2.2.1 抗辐照设计需求分析第24页
    2.2.2 小型化与信号完整性需求分析第24-25页
    2.2.3 成像系统相机需求分析第25-27页
    2.2.4 图像处理系统需求分析第27-30页
  2.3 本章小结第30-32页
第3章 硬件抗辐照加固设计研究第32-54页
  3.1 国内外抗辐照策略概述第34页
  3.2 电路总剂量效应防护设计第34-35页
  3.3 电路单粒子效应防护设计第35-52页
    3.3.1 电子系统抗单粒子效应加固的国内外现状第35-37页
    3.3.2 星载ATP图像处理平台单粒子效应加固措施分析第37-38页
    3.3.3 DSP抗辐照冗余启动研究第38-43页
      3.3.3.1 DSP启动原理研究第38-39页
      3.3.3.2 DSP的三模冗余启动设计第39-41页
      3.3.3.3 反熔丝Flash操作逻辑设计第41-43页
    3.3.4 FPGA抗辐照冗余启动研究第43-50页
      3.3.4.1 FPGA的启动原理研究第43-44页
      3.3.4.2 FPGA的三模冗余启动设计第44-47页
      3.3.4.3 FPGA配置状态机分析第47-50页
    3.3.5 单粒子防护效果分析第50-52页
  3.4 本章小结第52-54页
第4章 成像系统的相机设计与实现第54-72页
  4.1 CMV300、CMV2000传感器简介第54-55页
  4.2 CMV300传感器的应用电路设计第55-57页
  4.3 CMV300传感器的控制设计第57-60页
    4.3.1 CMV300配置设计第57-60页
      4.3.1.1 帧频设置第57页
      4.3.1.2 启动状态机设计第57-58页
      4.3.1.3 SPI接口的时序管理第58-59页
      4.3.1.4 数据输出模式第59页
      4.3.1.5 核心参数设计第59-60页
  4.4 图像重建与输出第60-67页
    4.4.1 CMV300的数据格式和排列第60-63页
    4.4.2 基于FPGA的ISERDES接收模块第63-65页
      4.4.2.1 FPGA内的ISERDES设计第63-65页
    4.4.3 FPGA的数据重建与输出模块第65-67页
  4.5 曝光与调光策略设计第67-70页
    4.5.1 传感器逐帧调光设计第67-69页
    4.5.2 自动曝光算法设计第69-70页
  4.6 本章小结第70-72页
第5章 图像处理系统硬件设计研究第72-92页
  5.1 图像处理硬件平台硬件设计规范第72-73页
  5.2 图像处理系统设计第73-91页
    5.2.1 主处理器性能分析第74-76页
      5.2.1.1 DSP性能分析第74-75页
      5.2.1.2 FPGA性能分析第75-76页
    5.2.2 高速存储设计第76-81页
      5.2.2.1 Double Data Rate Sdram 3接口设计第76-80页
      5.2.2.2 Static Ram接口设计第80-81页
    5.2.3 高速通信接口设计第81-86页
      5.2.3.1 Serial RapidIO接口设计第81-83页
      5.2.3.2 External Memory Interface接口设计第83-84页
      5.2.3.3 Low Voltage Differential Signaling总线设计第84-86页
    5.2.4 其它功能电路设计第86-89页
      5.2.4.1 模拟图像输出电路设计第86-87页
      5.2.4.2 电源设计第87-88页
      5.2.4.3 时钟源设计第88-89页
    5.2.5 图像处理系统硬件设计总结第89-91页
  5.3 本章小结第91-92页
第6章 图像处理系统硬件驱动与数据流管理设计第92-118页
  6.1 BIOS设计第92-94页
  6.2 自定义并行、串性信道的传输协议设计第94-98页
  6.3 JPEG2000压缩图像码流控制设计第98-101页
  6.4 SRIO单元设计第101-107页
    6.4.1 SRIO基本包分析第102-104页
    6.4.2 SRIO链路同步策略第104-106页
    6.4.3 SRIO编码、扰码和效验第106-107页
  6.5 并行处理策略分析第107-111页
    6.5.1 DSP内部并行策略第107-109页
      6.5.1.1 单核内部并行策略第107-108页
      6.5.1.2 多核并行策略第108-109页
    6.5.2 FPGA并行策略第109-111页
  6.6 基于FPGA的图像并行预处理第111-116页
    6.6.1 FPGA内的预处理算法实现第112-116页
  6.7 本章小结第116-118页
第7章 高速信号完整性分析设计与平台外场实验第118-152页
  7.1 电路模型的建立第120-132页
    7.1.1 传输线模型第121-127页
      7.1.1.1 微带传输线第123-124页
      7.1.1.2 带状传输线第124-125页
      7.1.1.3 差分传输线第125-127页
    7.1.2 IBIS(Input and output Buffer Information Specification)模型第127-132页
      7.1.2.1 IBIS模型的生成第128-131页
      7.1.2.2 IBIS文件格式第131页
      7.1.2.3 IBIS本地库的建立第131-132页
  7.2 HYPERLYNX简介第132-133页
  7.3 信号完整性仿真设计第133-145页
    7.3.1 信号的反射仿真设计第133-137页
      7.3.1.1 反射的产生分析第133-134页
      7.3.1.2 反射的处理第134-136页
      7.3.1.3 反射的设计实例第136-137页
    7.3.2 信号的串扰仿真设计第137-141页
      7.3.2.1 串扰的产生分析第138-139页
      7.3.2.2 串扰的处理第139-140页
      7.3.2.3 串扰的设计实例第140-141页
    7.3.3 高速串行第141-145页
      7.3.3.1 高速串行的难点与分析思路第141-144页
      7.3.3.2 高速串行的设计实例第144-145页
  7.4 原理样机外场实验验证第145-150页
  7.5 本章小结第150-152页
第8章 总结第152-156页
  8.1 本文的主要研究工作和成果第152-154页
  8.2 本文的主要创新点第154页
  8.3 下一步工作的展望第154-156页
参考文献第156-164页
致谢第164-166页
作者简历及攻读学位期间发表的学术论文与研究成果第166页

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