基于8086CPU单芯片计算机系统总线设计技术的研究

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基于8086CPU单芯片计算机系统总线设计技术的研究

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基于8086CPU单芯片计算机系统总线设计技术的研究

论文目录
摘要	第1-6页
ABSTRACT	第6-7页
致谢	第7-13页
第一章绪论	第13-21页
· 研究背景	第13-19页
· 单芯片计算机和产业背景	第14-15页
· 单芯片计算机的CPU	第15页
· 单芯片计算机的总线	第15-19页
· 研究内容	第19-20页
· 研究意义	第20页
· 论文结构	第20-21页
第二章单芯片计算机系统总线的设计方法学研究	第21-30页
· IC 设计方法学	第21-22页
· 时序驱动的设计方法	第21页
· 基于IP 复用的设计方法	第21-22页
· 基于平台的设计方法	第22页
· 单芯片计算机设计方法学	第22-26页
· 基于IP 重用和平台的SoC 设计	第23-24页
· 单芯片计算机验证平台	第24-26页
· IP 单独验证平台	第25页
· SoC 集成验证平台	第25-26页
· 单芯片计算机系统总线的设计流程	第26-29页
· 系统级设计	第27页
· RTL 级设计	第27-28页
· 综合	第28-29页
· 系统实现	第29页
· 本章小结	第29-30页
第三章单芯片计算机系统总线的设计	第30-57页
· 单芯片计算机系统总线协议的选择	第30-32页
· 三种总线的逻辑结构图及描述	第30-31页
· AHB 总线概述	第31-32页
· 8086 CPU 的介绍	第32-36页
· 8086 CPU 的体系结构	第32-34页
· 8086 CPU 的总线接口时序	第34-36页
· 单芯片计算机系统总线的系统级设计	第36-45页
· 单芯片计算机系统总线外特性	第36-39页
· 单芯片计算机系统总线的系统级设计	第39-45页
· AHB 数据通道	第39-45页
· 总线接口设计	第45页
· 单芯片计算机系统总线的 RTL 级设计	第45-56页
· 单芯片系统总线仲裁器	第46-50页
· 仲裁器优先级算法	第46-47页
· 仲裁器模块的RTL 级建模	第47-49页
· 仲裁器模块的状态机	第49-50页
· 单芯片系统总线中央译码器	第50-52页
· 单芯片系统总线多路选择器	第52-53页
· 单芯片系统总线时序匹配单元	第53-55页
· DMA 通道和中断处理单元	第55-56页
· 本章小结	第56-57页
第四章单芯片计算机系统总线的仿真与验证	第57-74页
· 概述	第57页
· 验证平台的搭建	第57-63页
· 单芯片计算机平台的搭建	第57-61页
· 自动化验证	第61-63页
· 单芯片计算机系统总线 IP 的 RTL 级仿真	第63-70页
· 系统总线仿真平台的搭建	第63-65页
· 仿真测试激励输入	第65-68页
· 仿真的执行	第68-69页
· 仿真结果	第69-70页
· 单芯片计算机系统总线的 FPGA 原型验证	第70-73页
· 软硬件协同验证	第70-71页
· DE2 验证平台	第71-72页
· 验证方案	第72-73页
· 本章小结	第73-74页
第五章总结与展望	第74-75页
· 论文成果总结	第74页
· 进一步工作展望	第74-75页
参考文献	第75-77页
攻读硕士学位期间发表的论文	第77-78页

本篇论文共78页，点击这进入下载页面。

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