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高性能FPGA中的BRAM模块设计

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高性能FPGA中的BRAM模块设计
论文目录
 
摘要第1-5页
Abstract第5-9页
第1章 绪论第9-13页
  · FPGA的发展及优势第9页
  · FPGA的国内外发展现状第9-10页
    · 国外研究情况第9-10页
    · 国内研究现状第10页
  · FPGA的片上存储资源第10-11页
  · 可配置存储器的发展趋势第11页
  · 本论文的主要研究内容第11-12页
  · 论文组织结构第12-13页
第2章 FPGA的基本架构第13-19页
  · 可配置逻辑单元(CLB)第14-15页
  · 可编程连线资源第15页
  · 输入输出模块(IOB)第15-16页
  · 数字延迟锁相环第16-17页
  · 专用可配置存储器模块(BRAM)第17-18页
  · 本章小结第18-19页
第3章 FPGA中BRAM模块的电路设计第19-28页
  · 设计流程第19页
  · 设计实现原理第19-26页
    · Bram的结构和功能特点第19-21页
    · 信号说明第21-24页
    · 数据流模式第24-26页
  · 18-Kb BRAM的整体结构划分第26-27页
  · 本章小结第27-28页
第4章 BRAM各模块电路的设计与实现第28-53页
  · 输出端数据位宽配置的电路设计和实现第28-32页
    · 输出数据位宽配置电路整体结构第28页
    · 输出模式选择译码电路设计第28-29页
    · 输出地址译码电路设计第29-31页
    · 输出总线开关矩阵设计第31-32页
  · 输入端的数据位宽配置的设计和实现第32-37页
    · 输入数据位宽配置电路总体结构第32页
    · 输入模式选择译码电路第32-33页
    · 输入位线译码电路第33-35页
    · 输入开关矩阵电路第35-37页
  · 字线译码电路的设计第37-39页
    · 字线译码作用第37页
    · 本设计采用的译码结构第37-38页
    · 低功耗实现方法第38-39页
  · BRAM的存储单元设计第39-44页
    · 存储单元简介第39-40页
    · 常用存储单元结构比较及工作原理第40-42页
    · 单元读数据稳定第42-43页
    · 单元的可写入原理第43-44页
  · 外围电路设计第44-47页
    · 预充电电路第44页
    · 灵敏放大器第44-46页
    · 外围电路整体设计第46-47页
  · 时序控制生成电路设计第47-52页
    · 整体电路结构第47-49页
    · BRAM的写过程时序控制原理第49-51页
    · BRAM的读过程时序控制原理第51-52页
  · 本章小结第52-53页
第5章 可配置存储器各模块功能仿真和验证第53-61页
  · 可配置存储器各功能模块的仿真第53-58页
    · 时序控制电路的仿真第53-54页
    · 字线译码电路的仿真第54页
    · 可配置位宽电路仿真第54-55页
    · 存储单元仿真第55-58页
  · BRAM整体电路仿真第58-61页
    · 先写后读模式仿真第58-59页
    · 先读后写模式仿真第59页
    · 输出保持模式仿真第59-61页
第6章 结论第61-63页
参考文献第63-67页
致谢第67-68页

本篇论文共68页,点击这进入下载页面
 
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