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申威处理器页表结构Cache的优化研究与实现

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申威处理器页表结构Cache的优化研究与实现
论文目录
 
摘要第1-6页
ABSTRACT第6-7页
第一章 绪论第11-17页
    1.1 研究背景及意义第11-12页
    1.2 国内外研究历史及现状第12-15页
    1.3 本文主要工作第15页
    1.4 本文结构安排第15-17页
第二章 内存管理单元概述第17-39页
    2.1 高速缓冲概述第17-23页
        2.1.1 基本工作原理第17-18页
        2.1.2 基本组织结构第18-21页
        2.1.3 淘汰算法和替换策略第21-22页
        2.1.4 容量和行大小第22-23页
    2.2 页式存储管理概述第23-29页
        2.2.1 虚拟内存第23页
        2.2.2 页式存储管理第23-25页
        2.2.3 多级页表及页表遍历第25-27页
        2.2.4 虚拟化页表遍历第27-29页
    2.3 内存管理单元概述第29-37页
        2.3.1 介绍第29页
        2.3.2 TLB第29-33页
            2.3.2.1 TLB工作原理第29-31页
            2.3.2.2 提高TLB命中率第31-32页
            2.3.2.3 TLB缺页处理第32-33页
        2.3.3 内存管理单元缓冲第33-37页
            2.3.3.1 页表缓冲第33-35页
            2.3.3.2 转换缓冲第35-37页
    2.4 本章小结第37-39页
第三章 申威处理器MMU Cache电路设计第39-59页
    3.1 申威处理器内存管理单元结构介绍第39-41页
        3.1.1 旧版本MMU介绍第39-40页
        3.1.2 本文设计MMU介绍第40-41页
    3.2 TLB单元设计第41-45页
        3.2.1 一级TLB第42-43页
        3.2.2 二级TLB第43-45页
    3.3 页表结构缓冲单元设计第45-51页
        3.3.1 MMU Cache参考因素第45-49页
            3.3.1.1 索引方式第46-47页
            3.3.1.2 分区方式第47页
            3.3.1.3 替换算法第47页
            3.3.1.4 容量大小第47-48页
            3.3.1.5 覆盖范围第48页
            3.3.1.6 复杂程度第48-49页
        3.3.2 页表结构缓冲设计第49-51页
    3.4 TLB处理队列模块第51-54页
        3.4.1 主要作用第51-52页
        3.4.2 控制状态机实现第52-54页
    3.5 硬件Page Walk优化第54-58页
        3.5.1 硬件Page Walk控制状态机的设计第54-55页
        3.5.2 状态机实现硬件Page Walk的优化第55-58页
    3.6 MMU刷新第58页
    3.7 本章小结第58-59页
第四章 实验测试与分析第59-72页
    4.1 实验测试第59-64页
        4.1.1 实验方案第59-60页
        4.1.2 追踪记录第60-61页
        4.1.3 Cache一致性第61页
        4.1.4 实验数据分析第61-64页
    4.2 集成电路前端设计流程第64-69页
        4.2.1 RTL级功能仿真第64-65页
        4.2.2 内存管理单元功能验证第61-69页
    4.3 硬件开销评估第69-71页
        4.3.1 评估方法第69-70页
        4.3.2 评估结果第70-71页
    4.4 本章小结第71-72页
第五章 全文总结与展望第72-74页
    5.1 全文总结第72-73页
    5.2 后续工作展望第73-74页
致谢第74-75页
参考文献第75-77页

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