极化码编译码算法研究及译码算法FPGA实现

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极化码编译码算法研究及译码算法FPGA实现

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极化码编译码算法研究及译码算法FPGA实现

论文目录
摘要	第1-5页
ABSTRACT	第5-10页
第1章绪论	第10-18页
1.1 课题背景及研究的目的和意义	第10-13页
1.1.1 香农信道编码定理的概述	第10-11页
1.1.2 信道编码理论的发展	第11-12页
1.1.3 课题研究意义	第12-13页
1.2 极化码的国内外研究现状	第13-15页
1.2.1 编码构造研究	第13页
1.2.2 译码算法研究	第13-14页
1.2.3 实际应用分析	第14页
1.2.4 极化码硬件实现	第14-15页
1.3 课题主要研究内容	第15-16页
1.4 本文章节安排	第16-18页
第2章信道极化与编码算法研究	第18-36页
2.1 信道极化的基本原理	第18-24页
2.1.1 独立信道的组合	第19-22页
2.1.2 极化信道的分离	第22-24页
2.2 极化码的编码理论	第24-28页
2.2.1 编码矩阵的生成	第24-27页
2.2.2 极化码的编码流程	第27-28页
2.3 极化信道可靠性估计	第28-32页
2.3.1 计算巴氏参数	第29-30页
2.3.2 高斯近似	第30-32页
2.4 信道挑选性能分析	第32-35页
2.5 本章小结	第35-36页
第3章极化码译码算法研究	第36-55页
3.1 串行抵消译码（SC）算法理论	第36-38页
3.1.1 译码码树的表示	第36-37页
3.1.2 SC递归译码算法	第37-38页
3.2 基于列表的串行抵消（SCL）译码算法	第38-50页
3.2.1 递归译码算法	第39-42页
3.2.2 非递归译码算法	第42-46页
3.2.3 列表路径剪枝算法	第46-48页
3.2.4 CRC辅助的SCL译码算法	第48-50页
3.3 极化码译码算法仿真分析	第50-54页
3.3.1 不同码长对SC译码性能的影响	第50-51页
3.3.2 不同搜索宽度对SCL译码性能的影响	第51-52页
3.3.3 SCL非递归译码算法性能仿真	第52页
3.3.4 剪枝算法性能仿真	第52-53页
3.3.5 CRC辅助的SCL译码算法性能仿真	第53-54页
3.4 本章小结	第54-55页
第4章极化码译码算法的FPGA实现	第55-78页
4.1 SCL译码量化方案	第55-57页
4.2 译码器顶层架构设计	第57-58页
4.3 LLR计算单元	第58-60页
4.4 状态存储单元	第60-68页
4.4.1 信道LLR存储单元	第60-63页
4.4.2 内部LLR存储单元	第63-65页
4.4.3 部分和项存储单元	第65-68页
4.4.4 路径存储单元	第68页
4.5 PM计算及其分类单元	第68-71页
4.5.1 PM计算单元	第68-69页
4.5.2 度量值分类器	第69-71页
4.6 多路径状态复制指针单元	第71-72页
4.7 译码器控制单元	第72-77页
4.7.1 译码进程计数器	第72-73页
4.7.2 地址及控制信号状态机	第73-75页
4.7.3 多路径CRC校验器	第75-77页
4.7.4 极化信道存储单元	第77页
4.8 本章小结	第77-78页
第5章极化码译码算法的FPGA验证	第78-87页
5.1 译码器硬件验证平台	第78-79页
5.2 基于串行通信的MATLAB与FPGA联合实时调试	第79-84页
5.3 基于FPGA的极化码译码算法性能分析	第84-86页
5.4 本章小结	第86-87页
结论	第87-88页
参考文献	第88-92页
攻读硕士学位期间发表的论文及其它成果	第92-94页
致谢	第94页

本篇论文共94页，点击这进入下载页面。

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