面向闪存系统的LDPC纠错码技术研究

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面向闪存系统的LDPC纠错码技术研究

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面向闪存系统的LDPC纠错码技术研究

论文目录
摘要	第1-5页
Abstract	第5-9页
第1章绪论	第9-18页
1.1 课题背景、目的和意义	第9-10页
1.2 闪存系统物理特性及错误原理	第10-13页
1.2.1 闪存芯片结构	第10-11页
1.2.2 闪存系统基本操作原理	第11-12页
1.2.3 闪存系统错误分类与分析	第12-13页
1.3 国内外研究现状及分析	第13-16页
1.3.1 LDPC码国外研究现状	第14-15页
1.3.2 LDPC码国内研究现状	第15-16页
1.4 本文的研究内容与结构	第16-18页
第2章 LDPC码原理研究	第18-33页
2.1 LDPC码校验矩阵构造算法	第18-23页
2.1.1 规则矩阵构造算法	第18-22页
2.1.2 随机矩阵构造算法	第22-23页
2.2 LDPC码译码算法	第23-28页
2.2.1 和积译码算法	第24-27页
2.2.2 最小和译码算法	第27页
2.2.3 改进型最小和译码算法	第27-28页
2.3 面向闪存的参数设计及仿真实验	第28-31页
2.3.1 校验矩阵构造	第28-29页
2.3.2 模拟闪存环境纠错实验	第29-31页
2.4 本章小结	第31-33页
第3章面向闪存系统的二进制LDPC码优化策略	第33-51页
3.1 联合译码策略的提出	第33-34页
3.2 MLC闪存驻留错误特性研究	第34-37页
3.3 二进制LDPC码联合译码策略	第37-42页
3.3.1 位错误率估算模块	第37-40页
3.3.2 二进制LDPC码译码过程	第40-42页
3.4 实验验证	第42-50页
3.4.1 硬件实验平台介绍	第42-43页
3.4.2 联合译码策略评估实验及结果分析	第43-47页
3.4.3 硬件实现	第47-50页
3.5 本章小结	第50-51页
第4章面向闪存系统的多进制LDPC码研究	第51-68页
4.1 编码方案选择与面向闪存系统的参数设计	第51-56页
4.1.1 基于PEG方法的多进制LDPC码矩阵构造	第51-52页
4.1.2 基于FFT的多进制LDPC码译码算法	第52-56页
4.2 多进制LDPC码性能验证	第56-60页
4.2.1 纠错能力对比	第57-59页
4.2.2 译码效率对比	第59-60页
4.3 多进制LDPC码的联合译码策略	第60-62页
4.4 实验验证与结果分析	第62-67页
4.4.1 低码率仿真实验	第62-64页
4.4.2 高码率仿真实验	第64-67页
4.5 本章小结	第67-68页
结论	第68-70页
参考文献	第70-75页
攻读硕士学位期间发表的论文及其它成果	第75-77页
致谢	第77页

本篇论文共77页，点击这进入下载页面。

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