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基于PCIE总线的高速数据传输系统的设计与实现
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基于PCIE总线的高速数据传输系统的设计与实现
论文目录
 
摘要第1-6页
ABSTRACT第6-14页
第一章 绪论第14-19页
　　1.1 课题背景及意义第14页
　　1.2 国内外研究现状第14-17页
　　　　1.2.1 计算机总线技术的发展现状第14-16页
　　　　1.2.2 高速采样技术的发展现状第16-17页
　　1.3 本文的研究内容与结构安排第17-19页
第二章 PCIE协议简介与IP核接口设计第19-44页
　　2.1 PCIE总线的拓扑结构第19-21页
　　2.2 PCIE事务介绍第21-28页
　　　　2.2.1 TLP格式第22-23页
　　　　2.2.2 TLP的分类第23-26页
　　　　2.2.3 TLP的路由方式第26-28页
　　2.3 PCIE IP核介绍第28-33页
　　　　2.3.1 PCIE硬核的框架第28-30页
　　　　2.3.2 PCIE总线的层次结构简介第30页
　　　　2.3.3 PCIE硬核的生成和使用第30-33页
　　2.4 PCIE硬核接口设计第33-43页
　　　　2.4.1 系统接口设计第33-34页
　　　　2.4.2 事务接口设计第34-38页
　　　　2.4.3 物理接口设计第38-40页
　　　　2.4.4 配置接口第40-42页
　　　　2.4.5 中断接口第42-43页
　　2.5 本章总结第43-44页
第三章 高速数据传输系统总体方案设计第44-56页
　　3.1 系统需求分析和总体设计第44-49页
　　　　3.1.1 需求分析和硬件选型第44-45页
　　　　3.1.2 系统总体设计第45-48页
　　　　3.1.3 系统组成和工作原理第48-49页
　　3.2 硬件平台介绍第49-50页
　　　　3.2.1 ML605评估板第49-50页
　　　　3.2.2 ADC采样板第50页
　　3.3 系统工作流程设计第50-53页
　　　　3.3.1 单次采样工作模式第51-52页
　　　　3.3.2 连续采样模式第52-53页
　　3.4 FPGA逻辑总体设计第53-54页
　　3.5 本章总结第54-56页
第四章 高速数据传输系统各模块设计与仿真第56-74页
　　4.1 PCIE系统的仿真第57-60页
　　　　4.1.1 仿真平台搭建第57-58页
　　　　4.1.2 Testbench的使用第58-60页
　　4.2 接收器（RX Engine）第60-62页
　　　　4.2.1 RX逻辑设计第60-61页
　　　　4.2.2 RX仿真第61-62页
　　4.3 发送器（TX Engine）第62-68页
　　　　4.3.1 TX的逻辑设计第62-65页
　　　　4.3.2 TX仿真第65-68页
　　4.4 DMA控制器第68-71页
　　　　4.4.1 DMA控制器逻辑设计第68-71页
　　　　4.4.2 DMA控制器仿真第71页
　　4.5 PCIE中断第71-73页
　　　　4.5.1 中断逻辑设计第72-73页
　　　　4.5.2 中断在线调试第73页
　　4.6 本章小结第73-74页
第五章 系统调试与性能测试第74-86页
　　5.1 调试工具介绍第75页
　　5.2 PCIE工作模式调试第75-80页
　　　　5.2.1 PIO读-写第76-78页
　　　　5.2.2 DMA写操作第78-80页
　　5.3 PCIE系统的数据传输速度测试第80-85页
　　　　5.3.1 DMA写操作的速度第81-83页
　　　　5.3.2 DMA写操作和数据搬移速度第83-84页
　　　　5.3.3 整个系统的传输速度第84-85页
　　5.4 本章小结第85-86页
第六章 总结与展望第86-87页
　　6.1 论文总结第86页
　　6.2 未来工作展望第86-87页
致谢第87-88页
参考文献第88-90页

本篇论文共90页，点击这进入下载页面。
 
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