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高速采样数据存储控制器的设计与实现
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高速采样数据存储控制器的设计与实现
论文目录
摘要
第1-6页
abstract
第6-15页
第一章 绪论
第15-21页
1.1 课题研究背景
第15-18页
1.2 国内外研究状况
第18-19页
1.3 课题研究意义
第19-20页
1.4 论文结构
第20-21页
第二章 系统设计与DDR3原理分析
第21-43页
2.1 系统架构
第21-22页
2.2 器件选型
第22-25页
2.3 DDR3概述
第25-26页
2.4 DDR3新特性
第26-32页
2.5 DDR3工作原理及关键技术
第32-42页
2.5.1 DDR3 SDRAM的工作状态机
第33-34页
2.5.2 DDR3 SDRAM上电及初始化过程
第34-35页
2.5.3 DDR3命令分析
第35-37页
2.5.4 DDR3 SDRAM写均衡校准
第37-39页
2.5.5 DDR3 SDRAM读写时序
第39-42页
2.6 本章小结
第42-43页
第三章 DDR3 SDRAM控制器设计
第43-60页
3.1 PHY Only设计方案
第43-47页
3.1.1 PHY Only设计方案可行性分析
第44页
3.1.2 PHY Only设计方案的特点
第44-45页
3.1.3 物理层接口信号
第45-46页
3.1.4 PHY Only设计
第46-47页
3.2 存储控制模块主状态机设计
第47-48页
3.3 物理层子模块设计
第48-59页
3.3.1 初始化模块设计
第49-52页
3.3.2 写数据通路模块设计
第52-53页
3.3.3 读数据通路同步模块设计
第53-57页
3.3.4 写均衡校准逻辑模块设计
第57-58页
3.3.5 读均衡逻辑模块设计
第58页
3.3.6 数据/选通/掩码I/O模块设计
第58-59页
3.4 本章小结
第59-60页
第四章 控制器的逻辑仿真与性能分析
第60-72页
4.1 物理层子模块逻辑仿真及分析
第60-65页
4.1.1 初始化模块逻辑仿真
第60-62页
4.1.2 数据I/O模块逻辑仿真
第62-64页
4.1.3 读数据同步模块逻辑仿真
第64-65页
4.2 DDR3关键操作的逻辑仿真
第65-68页
4.3 控制器整体逻辑仿真
第68-69页
4.4 控制器性能分析
第69-71页
4.5 本章小结
第71-72页
第五章 系统测试与分析
第72-84页
5.1 系统资源分析
第72-73页
5.2 硬件平台介绍
第73-75页
5.3 板级验证
第75-83页
5.3.1 系统调试方案
第75-76页
5.3.2 系统调试流程
第76-79页
5.3.3 测试结果
第79-83页
5.4 本章小结
第83-84页
第六章 全文总结与展望
第84-86页
6.1 全文总结
第84页
6.2 后续工作展望
第84-86页
致谢
第86-87页
参考文献
第87-90页
攻读硕士学位期间取得的成果
第90-91页
本篇论文共
91
页,
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。
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