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集成电路ESD失效机理和ESD防护电路研究
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集成电路ESD失效机理和ESD防护电路研究
论文目录
 
摘要第1-6页
ABSTRACT第6-10页
符号对照表第10-11页
缩略语对照表第11-14页
第一章 绪论第14-20页
　　1.1 ESD防护背景第14-15页
　　1.2 ESD防护意义第15-18页
　　1.3 国内外ESD防护研究现状第18-19页
　　1.4 本文的主要研究内容及章节安排第19-20页
第二章 ESD放电模型、基本防护电路及测试方法第20-38页
　　2.1 ESD放电模型第20-24页
　　　　2.1.1 人体模型（HBM）第20-22页
　　　　2.1.2 机器模型（MM）第22-23页
　　　　2.1.3 器件充电模型（CDM）第23-24页
　　2.2 ESD防护原理第24-31页
　　　　2.2.1 芯片ESD放电路径第25页
　　　　2.2.2 常见的ESD防护结构第25-31页
　　2.3 ESD测试方法第31-35页
　　　　2.3.1 HBM与MM测试方案第32-33页
　　　　2.3.2 CDM测试方案第33-34页
　　　　2.3.3 TLP（Transmission Line Pulse）测试技术第34-35页
　　2.4 本章小结第35-38页
第三章 芯片ESD测试及结果分析第38-52页
　　3.1 测试样品介绍第38-40页
　　3.2 JSR26C32X-S型芯片ESD保护电路分析第40-45页
　　3.3 ESD测试步骤及结果第45-48页
　　　　3.3.1 失效判定标准第45-46页
　　　　3.3.2 人体模型（HBM）测试第46-47页
　　　　3.3.3 机器模型（MM）测试第47-48页
　　　　3.3.4 器件充电模型（CDM）测试第48页
　　3.4 芯片三种ESD测试模型下失效管脚统计与分析第48-50页
　　3.5 本章小结第50-52页
第四章 ESD失效分析与改进措施第52-64页
　　4.1 失效原因分析第52-61页
　　　　4.1.1 芯片损伤位置检测第52-53页
　　　　4.1.2 HBM损伤原理分析第53-56页
　　　　4.1.3 MM损伤原理分析第56-58页
　　　　4.1.4 CDM损伤原理分析第58-61页
　　4.2 JSR26C32X-S型芯片ESD防护的改良措施第61-63页
　　4.3 本章小结第63-64页
第五章 结论与展望第64-66页
　　5.1 结论第64-65页
　　5.2 展望第65-66页
参考文献第66-70页
致谢第70-72页
作者简介第72-73页

本篇论文共73页，点击这进入下载页面。
 
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