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基于HDL代码的数字电路性能评估与PAITS优化
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基于HDL代码的数字电路性能评估与PAITS优化
论文目录
 
摘要第1-7页
ABSTRACT第7-11页
符号对照表第11-12页
缩略语对照表第12-15页
第一章 绪论第15-23页
　　1.1 课题背景及研究意义第15-17页
　　1.2 国内外研究现状第17-20页
　　　　1.2.1 重定时的研究现状第17-19页
　　　　1.2.2 静态时序分析第19-20页
　　1.3 主要研究工作及内容安排第20-23页
　　　　1.3.1 本文主要研究工作第21页
　　　　1.3.2 本文内容安排第21-23页
第二章 基于HDL代码的静态时序分析第23-41页
　　2.1 相关理论基础第23-27页
　　　　2.1.1 电路的时序路径第23-24页
　　　　2.1.2 树及二叉树的基本概念第24页
　　　　2.1.3 二叉树的存储与遍历第24-26页
　　　　2.1.4 代数表达式与代数表达式树第26-27页
　　2.2 Verilog中的表达式树的设计与建立第27-36页
　　　　2.2.1 Verilog表达式中缀转后缀第28-31页
　　　　2.2.2 Verilog后缀表达式转二叉树第31-34页
　　　　2.2.3 Verilog中的表达式的延时建模第34-36页
　　2.3 Verilog中语句树的设计与建立第36-39页
　　　　2.3.1 组合逻辑的建模第36-38页
　　　　2.3.2 寄存器电路建模第38页
　　　　2.3.3 Verilog中的语句的延时建模第38-39页
　　2.4 基于Verilog代码的数字电路静态时序分析的实现第39-40页
　　2.5 本章小结第40-41页
第三章 数字电路并行全入度拓扑排序优化算法第41-55页
　　3.1 相关理论及基本建模第41-48页
　　　　3.1.1 流水线结构第41-42页
　　　　3.1.2 时序电路的有向图表示第42-44页
　　　　3.1.3 拓扑排序第44-46页
　　　　3.1.4 并行全入度拓扑排序第46-48页
　　3.2 数字电路并行全入度拓扑排序优化算法的设计第48-52页
　　　　3.2.1 电路并行全入度拓扑排序第48-49页
　　　　3.2.2 流水线位置选择第49-51页
　　　　3.2.3 时间复杂度第51-52页
　　3.3 数字电路并行全入度拓扑排序优化算法的实现结果第52-53页
　　3.4 本章小结第53-55页
第四章 总结与展望第55-57页
参考文献第57-59页
致谢第59-61页
作者简介第61-62页

本篇论文共62页，点击这进入下载页面。
 
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