新型高效RS码软判决译码器研究

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新型高效RS码软判决译码器研究

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新型高效RS码软判决译码器研究

论文目录
摘要	第1-5页
ABSTRACT	第5-10页
第一章绪论	第10-14页
1.1 研究背景和意义	第10页
1.2 差错控制编码概述	第10-11页
1.3 RS码的发展与研究现状	第11-12页
1.4 主要研究内容	第12-14页
第二章基本原理	第14-18页
2.1 有限域	第14-16页
2.1.1 有限域简介	第14页
2.1.2 本原元和本原多项式	第14-15页
2.1.3 有限域基本运算	第15-16页
2.2 RS码基本概念	第16-17页
2.3 差错分类与性能衡量	第17-18页
第三章 RS码编译码算法及译码流程	第18-32页
3.1 RS码编码算法	第18页
3.2 RS码译码算法概述	第18-19页
3.3 RS码硬判决译码算法	第19-22页
3.3.1 校验子计算	第20页
3.3.2 关键方程求解	第20-22页
3.3.3 钱搜索与福尼算法	第22页
3.4 基于插值的RS码LCC软判决译码算法	第22-27页
3.4.1 重数分配	第23页
3.4.2 重编码	第23-24页
3.4.3 插值	第24-26页
3.4.4 多项式选择	第26-27页
3.4.5 钱搜索与福尼算法	第27页
3.4.6 擦除译码	第27页
3.5 基于硬判决的RS码LCC软判决译码算法	第27-30页
3.5.1 基于部分校验子计算的HDD-LCC软判决译码算法	第28-29页
3.5.2 基于联合校验子计算的HDD-LCC软判决译码算法	第29-30页
3.6 RS码译码算法性能比较	第30-32页
第四章 RS码译码器中基本单元和子模块的硬件实现	第32-49页
4.1 基本单元设计	第32-37页
4.1.1 全变量乘法器	第32-33页
4.1.2 求逆器	第33-35页
4.1.3 加法器和常数乘法器	第35-36页
4.1.4 常数乘法器的优化	第36-37页
4.2 子模块的硬件实现	第37-49页
4.2.1 校验子计算的硬件实现	第37-39页
4.2.2 校验子更新的硬件实现	第39页
4.2.3 关键方程求解的硬件实现	第39-40页
4.2.4 钱搜索和多项式选择的硬件实现	第40-43页
4.2.5 并行钱搜索电路的优化	第43-48页
4.2.6 福尼算法的硬件电路实现	第48-49页
第五章 RS码软判决译码器设计	第49-61页
5.1 串行结构的软判决译码器设计	第49-54页
5.2 串行结构的软判决译码器的建模与仿真	第54-61页
5.2.1 SPCF模块的建模与仿真	第54-57页
5.2.2 校验子更新模块的建模与仿真	第57-58页
5.2.3 KES模块的建模与仿真	第58-59页
5.2.4 RAM控制模块的建模与仿真	第59-61页
第六章译码器的结果分析	第61-68页
6.1 硬件复杂度分析	第61-62页
6.2 延迟分析	第62-63页
6.3 ASIC逻辑综合	第63-64页
6.4 功耗分析	第64-67页
6.5 FPGA综合	第67-68页
第七章总结与展望	第68-70页
7.1 总结	第68页
7.2 展望	第68-70页
参考文献	第70-74页
发表论文和参加科研情况说明	第74-75页
致谢	第75-76页

本篇论文共76页，点击这进入下载页面。

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