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三阶全数字锁相环技术研究与FPGA设计

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三阶全数字锁相环技术研究与FPGA设计
论文目录
 
摘要第1-6页
ABSTRACT第6-11页
符号对照表第11-12页
缩略语对照表第12-16页
第一章 绪论第16-24页
  1.1 研究背景及意义第16-17页
  1.2 国内外相关技术的发展和研究现状第17-21页
    1.2.1 锁相环技术第17-19页
    1.2.2 符号定时同步技术第19-20页
    1.2.3 扩频技术第20-21页
  1.3 论文主要内容及章节安排第21-24页
第二章 关键技术的介绍第24-36页
  2.1 扩频技术第24-28页
    2.1.1 随机序列的产生第24-27页
    2.1.2 扩频原理第27-28页
    2.1.3 解扩原理第28页
  2.2 全数字锁相环第28-32页
    2.2.1 全数字锁相环的组成第29-30页
    2.2.2 全数字锁相环的数学模型第30-32页
  2.3 符号定时估计第32-35页
    2.3.1 最大似然定时估计第32-34页
    2.3.2 非面向判决定时估计第34-35页
  2.4 本章小结第35-36页
第三章 同步技术研究和仿真分析第36-58页
  3.1 锁相环载波跟踪动态性能和信噪比特性第36-41页
    3.1.1 等效环路噪声带宽第36-37页
    3.1.2 信噪比第37-38页
    3.1.3 载波的动态特性第38-41页
  3.2 全数字锁相环的设计第41-47页
    3.2.1 全数字锁相环的系统设计第41-43页
    3.2.2 闭环系统函数第43-44页
    3.2.3 环路参数的设计方法第44-46页
    3.2.4 锁相环工作性能第46-47页
  3.3 数字式符号定时同步环第47-49页
    3.3.1 数字式符号定时同步环的基本结构第47-48页
    3.3.2 符号定时同步环中的匹配滤波器第48页
    3.3.3 同步误差估计算法第48-49页
  3.4 载波相位和符号定时的联合估计第49-55页
    3.4.1 定时同步概述第49-50页
    3.4.2 最大似然定时同步联合估计第50-52页
    3.4.3 最大似然估计器的性能特征第52-55页
  3.5 MATLAB系统仿真与分析第55-57页
  3.6 本章小结第57-58页
第四章 FPGA设计与分析第58-70页
  4.1 FPGA概述第58-59页
  4.2 数据量化第59-61页
    4.2.1 定点量化第59-60页
    4.2.2 浮点量化第60-61页
  4.3 全数字锁相环各模块验证第61-67页
    4.3.1 锁相模块第63-66页
    4.3.2 缓冲模块第66页
    4.3.3 解扩模块第66-67页
    4.3.4 削减相位误差模块第67页
  4.4 算法验证第67-69页
    4.4.1 资源占用第67-69页
    4.4.2 吞吐率分析第69页
  4.5 本章小结第69-70页
第五章 结论与展望第70-72页
参考文献第72-74页
致谢第74-76页
作者简介第76-77页

本篇论文共77页,点击这进入下载页面
 
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