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基于时间数字转换器的全数字锁相环设计

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基于时间数字转换器的全数字锁相环设计
论文目录
 
摘要第1-5页
Abstract第5-12页
第1章 绪论第12-16页
  1.1 课题背景及意义第12-13页
    1.1.1 锁相环的发展概况第12-13页
    1.1.2 全数字锁相环的研究意义第13页
  1.2 国内外研究现状第13-14页
  1.3 论文主要研究内容及结构安排第14-16页
第2章 ADPLL与TDC第16-26页
  2.1 ADPLL简介第16-18页
    2.1.1 基本原理第16页
    2.1.2 结构分类第16-17页
    2.1.3 主要性能参数第17-18页
  2.2 TDC简介第18-22页
    2.2.1 基本原理第18-19页
    2.2.2 主要性能参数第19-22页
  2.3 TDC对环路性能的影响第22-24页
  2.4 本章小结第24-26页
第3章 ADPLL系统设计第26-36页
  3.1 ADPLL整体方案第26页
  3.2 TDC的结构第26-30页
    3.2.1 计数器型TDC第27页
    3.2.2 基于门延时型TDC第27-28页
    3.2.3 游标延时链TDC第28-29页
    3.2.4 层次型TDC第29页
    3.2.5 环形TDC第29-30页
  3.3 DCO的结构第30-32页
    3.3.1 N分频计数型DCO第30-31页
    3.3.2 基于数模转换器的DCO第31页
    3.3.3 基于可控延时单元的DCO第31-32页
  3.4 数字环路滤波器第32-34页
  3.5 本章小结第34-36页
第4章 ADPLL电路设计与功能验证第36-52页
  4.1 ADPLL设计第36-38页
    4.1.1 ADPLL电路设计流程第36-37页
    4.1.2 ADPLL整体电路结构第37-38页
    4.1.3 ADPLL设计要求和指标第38页
  4.2 TDC设计第38-42页
    4.2.1 TDC整体结构第38-39页
    4.2.2 计数器型TDC第39-40页
    4.2.3 游标延时链第40-42页
    4.2.4 读出编码电路第42页
  4.3 DCO设计第42-46页
    4.3.1 DCO行为级建模第43-44页
    4.3.2 DCO的延时单元第44-45页
    4.3.3 DCO的多路选择器第45页
    4.3.4 DCO的前仿真第45-46页
  4.4 鉴频鉴相控制器的设计第46-49页
    4.4.1 频率锁定模块设计第46-47页
    4.4.2 相位控制模块设计第47-48页
    4.4.3 抖动抑制模块设计第48-49页
  4.5 ADPLL功能验证第49-50页
  4.6 本章小结第50-52页
第5章 ADPLL的版图设计与后仿真第52-60页
  5.1 ADPLL版图整体规划第52-53页
  5.2 全定制数字电路的版图第53页
    5.2.1 DCO的版图第53页
    5.2.2 游标延时链的版图第53页
  5.3 半定制数字电路的后端设计第53-56页
  5.4 ADPLL整体版图设计第56页
  5.5 ADPLL后仿真第56-59页
  5.6 本章小结第59-60页
第6章 总结与展望第60-62页
致谢第62-64页
参考文献第64-66页
作者攻读硕士学位期间发表的论文第66页

本篇论文共66页,点击这进入下载页面
 
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