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基于0.18μm CMOS工艺的全芯片ESD保护的研究

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基于0.18μm CMOS工艺的全芯片ESD保护的研究
论文目录
 
摘要第1-7页
abstract第7-11页
第一章 绪论第11-16页
  1.1 研究相关背景及意义第11-12页
  1.2 国内外研究现状和发展态势第12-13页
  1.3 论文的主要内容第13-14页
  1.4 论文的结构安排第14-16页
第二章 ESD理论基础第16-33页
  2.1 ESD放电模型第16-21页
    2.1.1 HBM测试模型第16-19页
    2.1.2 MM测试模型第19-20页
    2.1.3 CDM测试模型第20-21页
  2.2 ESD设计窗口第21-24页
  2.3 理想ESD保护器件第24-25页
    2.3.1 关态电阻无穷大第24页
    2.3.2 开态电阻无穷小第24页
    2.3.3 单位面积的防护能力无穷大第24-25页
    2.3.4 开启速度无穷快第25页
    2.3.5 寄生电容无穷小第25页
  2.4 全芯片ESD防护策略第25-29页
    2.4.1 基于ESD总线+钳位单元的ESD保护网络第26-27页
    2.4.2 基于电源轨的ESD保护网络第27-28页
    2.4.3 多电源域之间的ESD防护网络第28-29页
  2.5 ESD测试理论第29-32页
  2.6 本章小结第32-33页
第三章 基本ESD保护器件的原理、设计、实验结果分析及优化第33-59页
  3.1 Diode第33-45页
    3.1.1 P+/N阱二极管第35-39页
    3.1.2 N+/P阱二极管第39-43页
    3.1.3 增大结型二极管反向保护能力的方法第43-45页
  3.2 MOSFET第45-50页
    3.2.1 GGNMOS第45-50页
  3.3 SCR第50-58页
    3.3.1 降低SCR触发电压的方法第52-55页
    3.3.2 提高SCR维持电压的方法第55-58页
  3.4 本章小结第58-59页
第四章 0.18μm CMOS工艺下的ESD全芯片设计及测试分析第59-83页
  4.1 0.18μm CMOS工艺下的ESD设计窗口第59-60页
  4.2 对待优化的芯片进行全芯片测试及分析第60-65页
    4.2.1 PD模式第61-62页
    4.2.2 PS模式第62-63页
    4.2.3 ND模式第63页
    4.2.4 VDD-GND端口测试第63-65页
  4.3 全芯片方案的改进及改进后的测试结果第65-82页
    4.3.1 方案一第65-69页
    4.3.2 方案二第69-72页
    4.3.3 方案三第72-74页
    4.3.4 方案一的测试结果第74-82页
  4.4 本章小结第82-83页
第五章 3.3V/1.8V混合电压下的ESD全芯片设计第83-95页
  5.1 单体器件设计第83-93页
    5.1.1 LVTSCR第84-88页
    5.1.2 DTSCR第88-93页
  5.2 3.3V/1.8V全芯片保护电路第93-94页
  5.3 本章小结第94-95页
第六章 总结与展望第95-97页
致谢第97-99页
参考文献第99-102页
攻读硕士学位期间取得的成果第102-103页

本篇论文共103页,点击这进入下载页面
 
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