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基于55nm的超高速全数字锁相环电路设计

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基于55nm的超高速全数字锁相环电路设计
论文目录
 
摘要第1-5页
abstract第5-8页
第一章 绪论第8-12页
  1.1 锁相环的发展史第8-9页
  1.2 锁相环的实用价值和理论意义第9-10页
  1.3 主要的工作和意义第10-11页
    1.3.1 论文的主要工作第10-11页
    1.3.2 论文的意义第11页
  1.4 论文的结构第11-12页
第二章 锁相环简介第12-16页
  2.1 锁相环的概念、组成及原理第12-15页
    2.1.1 鉴相器第12-13页
    2.1.2 环路滤波器第13-14页
    2.1.3 压控振荡器第14页
    2.1.4 锁相环环路相位模型第14-15页
  2.2 锁相环分类第15-16页
第三章 全数字锁相环电路模块设计第16-55页
  3.1 数字鉴相器PFD第16-25页
    3.1.1 D触发器鉴相器(PFD)第16-18页
    3.1.2 本文所设计的鉴频鉴相器电路第18-24页
    3.1.3 本节小结第24-25页
  3.2 时间编码转换器第25-40页
    3.2.1 TDC基本结构及原理第25-28页
    3.2.2 本文所设计TDC第28-37页
    3.2.3 设计TDC时所遇问题第37-39页
    3.2.4 本节小结第39-40页
  3.3 数字控制振荡器DCO第40-47页
    3.3.1 DCO基本结构第40-41页
    3.3.2 本文所设计DCO第41-45页
    3.3.3 本节小结第45-47页
  3.4 数字滤波器Filter第47-52页
    3.4.1 本文所设计ADPLL整体电路结构第47-48页
    3.4.2 本文所设计的数字滤波器Filter第48-51页
    3.4.3 本节小结第51-52页
  3.5 分频器Divider第52-55页
    3.5.1 本文所设计的分频器电路第52-54页
    3.5.2 本节小结第54-55页
第四章 整体仿真和版图设计第55-61页
  4.1 版图设计第55-57页
  4.2 ADPLL整体电路仿真验证第57-60页
  4.3 本章小结第60-61页
第五章 总结与展望第61-62页
参考文献第62-64页
攻读硕士期间发表的论文第64-65页
致谢第65-66页

本篇论文共66页,点击这进入下载页面
 
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