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PC间基于FPGA的万兆网络传输平台设计
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PC间基于FPGA的万兆网络传输平台设计
论文目录
 
摘要第1-6页
abstract第6-10页
第1章 绪论第10-15页
　　1.1 研究的目的和意义第10-11页
　　1.2 国内外研究现状及发展趋势第11-13页
　　　　1.2.1 万兆以太网及其发展第11-12页
　　　　1.2.2 PCIe及其发展第12-13页
　　　　1.2.3 国内外研究前景总结第13页
　　1.3 论文结构和内容安排第13-15页
第2章 以太网协议及PCIe协议简介第15-27页
　　2.1 万兆以太网协议第15-20页
　　　　2.1.1 概述第15-17页
　　　　2.1.2 IP协议第17-18页
　　　　2.1.3 ARP协议第18-19页
　　　　2.1.4 UDP协议第19-20页
　　2.2 PCIe概述第20-26页
　　　　2.2.1 PCIe总线的层次结构第21-22页
　　　　2.2.2 PCIe事务层数据包第22-25页
　　　　2.2.3 PCIe事务路由第25-26页
　　2.3 本章小结第26-27页
第3章 系统设计方案与关键部分详述第27-33页
　　3.1 系统设计方案总述第27-28页
　　　　3.1.1 系统设计要求第27页
　　　　3.1.2 系统设计方案第27-28页
　　3.2 万兆以太网实现方案第28-30页
　　　　3.2.1 通信协议栈第29页
　　　　3.2.2 高速帧数据重组技术第29页
　　　　3.2.3 末尾帧处理技术第29-30页
　　3.3 PCIe DMA实现方案第30-32页
　　　　3.3.1 Virtex–6 PCIe IP核第30-31页
　　　　3.3.2 DMA模块结构第31-32页
　　3.4 本章小结第32-33页
第4章 万兆以太网各模块设计与实现第33-44页
　　4.1 UDP模块第33-37页
　　　　4.1.1 概述第33页
　　　　4.1.2 FPGA实现功能与标准协议栈的比较第33-34页
　　　　4.1.3 UDP协议的硬件实现第34-37页
　　4.2 ARP模块第37-39页
　　　　4.2.1 模块概述第37页
　　　　4.2.2 模块功能第37页
　　　　4.2.3 模块工作流程图第37-38页
　　　　4.2.4 实现方案第38-39页
　　4.3 数据转换模块第39-42页
　　　　4.3.1 模块功能介绍第39页
　　　　4.3.2 接收方向数据转换模块第39-41页
　　　　4.3.3 发送方向数据转换模块第41-42页
　　4.4 末尾帧处理技术第42页
　　4.5 MAC与GTX收发器第42-43页
　　4.6 本章小结第43-44页
第5章 PCIe DMA模块设计与实现第44-51页
　　5.1 发送模块第44-46页
　　5.2 接收模块第46-48页
　　5.3 DMA控制状态寄存器设计第48-50页
　　5.4 中断设计第50页
　　5.5 本章小结第50-51页
第6章 系统功能验证与性能测试第51-63页
　　6.1 系统平台介绍第51页
　　6.2 PCIe传输速率测试第51-55页
　　　　6.2.1 PCIe写速率测试第52-54页
　　　　6.2.2 PCIe读速率测试第54-55页
　　6.3 ARP功能测试第55-57页
　　　　6.3.1 配置IP功能测试第55-56页
　　　　6.3.2 ARP发送和接收模块功能测试第56-57页
　　6.4 数据转换模块功能测试第57-59页
　　　　6.4.1 接收方向测试第57-58页
　　　　6.4.2 发送方向测试第58-59页
　　6.5 UDP模块测试第59-61页
　　　　6.5.1 发送模块功能测试第60-61页
　　　　6.5.2 接收和发送方向性能测试第61页
　　6.6 系统功能和性能测试第61-62页
　　　　6.6.1 发送方向测试第61-62页
　　　　6.6.2 接收方向测试第62页
　　6.7 本章小结第62-63页
结论第63-65页
参考文献第65-68页
致谢第68页

本篇论文共68页，点击这进入下载页面。
 
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