“绑定中测试”测试流程对于测试成本的影响

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“绑定中测试”测试流程对于测试成本的影响

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“绑定中测试”测试流程对于测试成本的影响

论文目录
致谢	第1-8页
摘要	第8-9页
abstract	第9-16页
第一章绪论	第16-30页
1.1 研究背景	第16-22页
1.1.1 集成电路的发展与3D芯片的产生	第16-19页
1.1.2 集成电路的现状与三维集成电路简介	第19-22页
1.2 研究目的和意义	第22-25页
1.3 国内外研究现状	第25-27页
1.4 主要研究内容与论文组织结构	第27-30页
第二章基于堆叠方式的3D芯片相关理论介绍	第30-49页
2.1 芯片堆叠技术介绍	第30-39页
2.1.1 集成电路封装简介	第30-34页
2.1.2 三维集成电路结构简介	第34-39页
2.2 3D测试流程简介	第39-44页
2.2.1 测试与测试流程	第39-41页
2.2.2 测试流程简介	第41-44页
2.3 3D芯片堆叠过程的应用	第44-48页
2.3.1 3D芯片堆叠过程中产生的故障	第44-45页
2.3.2 测试流程的应用	第45-47页
2.3.3 测试流程的实现	第47-48页
2.4 本章小结	第48-49页
第三章 “绑定中测试”“多绑一测”对于测试过程的影响	第49-63页
3.1 引言	第49-50页
3.2 本章动机	第50-51页
3.3 3D堆叠芯片的成本模型	第51-53页
3.4 约束条件下的“多绑一测”	第53-58页
3.4.1 限制说明	第53页
3.4.2 功耗约束	第53页
3.4.3 “理论制造成本”约束	第53-55页
3.4.4 测试时间	第55-56页
3.4.5 协同考虑功耗和成本的广度优先遍历算法	第56-58页
3.5 实验结果	第58-62页
3.5.1 ITC’02电路简介	第58-59页
3.5.2 相关参数设置	第59-60页
3.5.3 实验结果	第60-62页
3.6 本章总结	第62-63页
第四章 3D芯片“绑定中测试”绑定次序对成本的影响	第63-79页
4.1 引言	第63-64页
4.2 问题的描述	第64-67页
4.2.1 绑定次序的影响	第64-65页
4.2.2 绑定失败的概率模型及其弊端	第65-66页
4.2.3 基于绑定失败率的模型对于次序的影响以及该方法的弊端	第66-67页
4.3 绑定中成本模型、最优绑定次序与最优“绑定中测试”次数	第67-73页
4.3.1 成本模型	第67-69页
4.3.2 基于搜索的最优绑定次序	第69-71页
4.3.3 优化“绑定中测试”次数	第71-73页
4.4 实验结果	第73-78页
4.4.1 相关参数设置	第73-74页
4.4.2 包含丢弃成本的总成本模型的验证	第74-76页
4.4.3 最优绑定次序与最优“绑定中测试”次数的性能分析	第76-78页
4.5 本章总结	第78-79页
第五章总结与展望	第79-81页
5.1 总结	第79-80页
5.2 展望	第80-81页
参考文献	第81-86页
攻读硕士学位期间的学术活动及成果情况	第86-88页

本篇论文共88页，点击这进入下载页面。

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