内嵌配置存储器的CPLD的设计与实现

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内嵌配置存储器的CPLD的设计与实现

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内嵌配置存储器的CPLD的设计与实现

论文目录
摘要	第1-6页
abstract	第6-11页
第一章绪论	第11-16页
1.1 可编程逻辑器件的发展	第11-12页
1.2 CPLD及其配置存储器现状	第12-14页
1.3 本文主要工作	第14-15页
1.4 本论文的结构安排	第15-16页
第二章顶层架构设计及实施方案	第16-24页
2.1 工作原理	第16-17页
2.2 整体架构设计	第17-18页
2.3 工艺方案	第18-19页
2.4 芯片关键参数及相关设计	第19-22页
2.5 本章小结	第22-24页
第三章内部配置关键技术点及相关模块设计	第24-45页
3.1 功能配置的实现方式	第24-30页
3.1.1 功能配置架构	第24页
3.1.2 非易失存储器选择	第24-26页
3.1.3 关键技术点	第26-30页
3.1.3.1 突破内嵌EEPROM阵列设计技术	第26-28页
3.1.3.2 实现高速灵敏放大器设计技术	第28-29页
3.1.3.3 时序模型建立技术	第29-30页
3.2 在系统编程模块设计	第30-35页
3.2.1 功能概述	第30-31页
3.2.2 编程流程及状态机设计	第31-35页
3.2.3 后端实现	第35页
3.3 编程数据流所需模块	第35-44页
3.3.1 功能概述	第35-36页
3.3.2 SRAM	第36-38页
3.3.2.1 SRAM电路设计	第36-37页
3.3.2.2 SRAM版图设计	第37-38页
3.3.3 移位寄存器链设计	第38-44页
3.3.3.1 移位寄存器链电路设计	第38-42页
3.3.3.2 移位寄存器链版图设计	第42-44页
3.4 本章小结	第44-45页
第四章整体电路及版图设计	第45-85页
4.1 主要数字模块	第45-49页
4.1.1 逻辑阵列块	第45-46页
4.1.2 IO控制单元	第46-47页
4.1.3 可编程互联线阵列	第47页
4.1.4 乘积项扩展逻辑	第47-49页
4.1.4.1 分享式扩展乘积项	第48页
4.1.4.2 并行式扩展乘积项	第48-49页
4.2 主要模拟模块	第49-59页
4.2.1 低压差线性稳压器	第49-53页
4.2.2 振荡器	第53-57页
4.2.3 灵敏放大器	第57-59页
4.3 IO相关设计	第59-72页
4.3.1 ESD	第59-62页
4.3.2 热插拔	第62-72页
4.4 芯片顶层设计	第72-84页
4.4.1 顶层电路设计	第72-74页
4.4.2 顶层版图设计	第74-78页
4.4.2.1 内核设计	第75-76页
4.4.2.2 IO的布局	第76-77页
4.4.2.3 模拟模块的布局	第77页
4.4.2.4 电源地网络的布局	第77-78页
4.4.3 可测性设计	第78-80页
4.4.4 封装设计	第80-84页
4.5 本章小结	第84-85页
第五章芯片测试方案及实测结果	第85-90页
5.1 芯片测试方案	第85-87页
5.2 芯片功能实测结果	第87-88页
5.3 芯片参数实测结果	第88-89页
5.4 本章小结	第89-90页
第六章结论	第90-91页
6.1 本文的主要贡献	第90页
6.2 下一步工作的展望	第90-91页
致谢	第91-92页
参考文献	第92-94页

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