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用于高速SerDes接口的编解码及收发电路设计
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用于高速SerDes接口的编解码及收发电路设计
论文目录
 
摘要第1-6页
ABSTRACT第6-11页
第一章 绪论第11-14页
　　1.1 本课题的研究意义和背景第11-12页
　　1.2 国内外研究现状第12页
　　1.3 本论文的主要工作及目标第12-14页
第二章 SerDes技术及VML相关理论介绍第14-25页
　　2.1 SerDes技术第14-18页
　　　　2.1.1 嵌入时钟SerDes第14-15页
　　　　2.1.2 并行时钟SerDes第15-16页
　　　　2.1.3 位交错SerDes第16-17页
　　　　2.1.4 8b/10b SerDes第17-18页
　　2.2 高速差分接口技术第18-22页
　　　　2.2.1 差分信号的优缺点第18-19页
　　　　2.2.2 LVPECL差分技术第19-20页
　　　　2.2.3 LVDS差分技术第20-21页
　　　　2.2.4 CML差分技术第21-22页
　　2.3 VML相关理论介绍第22-24页
　　　　2.3.1 VML的基本工作原理第22-23页
　　　　2.3.2 VML差分的优点第23-24页
　　2.4 本章小结第24-25页
第三章 发送电路设计第25-45页
　　3.1 编码电路设计第25-32页
　　　　3.1.1 8b/10b编码协议第25-28页
　　　　3.1.2 PRBS产生模块设计第28-30页
　　　　3.1.3 8b/10b编码电路设计第30-32页
　　3.2 编码电路的功能仿真第32-33页
　　　　3.2.1 编码电路伪随机码仿真第32-33页
　　　　3.2.2 编码电路数据码仿真第33页
　　3.3 发送模块设计第33-42页
　　　　3.3.1 并串转换电路设计第34-35页
　　　　3.3.2 VML驱动电路设计第35-37页
　　　　3.3.3 预加重电路设计第37-42页
　　3.4 发送模块仿真第42-44页
　　　　3.4.1 发送模块功能仿真第42-43页
　　　　3.4.2 发送模块的corner仿真第43-44页
　　3.5 本章小结第44-45页
第四章 接收电路设计第45-60页
　　4.1 解码电路设计第45-52页
　　　　4.1.1 PRBS验证模块设计第45-46页
　　　　4.1.2 comma检测模块设计第46-50页
　　　　　　4.1.2.1 输入寄存器电路第47页
　　　　　　4.1.2.2 comma检测电路第47-49页
　　　　　　4.1.2.3 移位寄存器电路第49-50页
　　　　4.1.3 8b/10b解码电路设计第50-52页
　　4.2 解码电路仿真第52-53页
　　　　4.2.1 解码电路伪随机码仿真第52-53页
　　　　4.2.2 解码电路数据码仿真第53页
　　4.3 接收模块设计第53-59页
　　　　4.3.1 采样电路设计第54-55页
　　　　4.3.2 串并转换电路设计第55-56页
　　　　4.3.3 阻抗匹配电路设计第56-57页
　　　　4.3.4 信号丢失检测电路设计第57-59页
　　4.4 接收模块仿真第59页
　　4.5 本章小结第59-60页
第五章 SerDes接口电路的版图实现第60-68页
　　5.1 编解码电路版图设计第60-64页
　　　　5.1.1 数字版图设计方法第60-62页
　　　　5.1.2 编解码电路布局布线第62-64页
　　5.2 收发电路版图设计第64-67页
　　　　5.2.1 模拟版图设计方法第64-66页
　　　　5.2.2 收发电路版图设计第66-67页
　　5.3 本章小结第67-68页
第六章 总结与展望第68-70页
　　6.1 总结第68-69页
　　6.2 展望第69-70页
致谢第70-71页
参考文献第71-73页
攻读硕士期间取得的研究成果第73-74页

本篇论文共74页，点击这进入下载页面。
 
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